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ZYNQ

2021/08/01

kria build error , ERROR: pseudo-native-1.9.0+gitAUTOINC+060058bb29-r0 do_compile: oe_runmake failed

ZYNQ

kriaのpetalinuxをビルドしようとすると、ビルドエラーになる。 Ubuntのバージョンが悪い？...

2021/07/29

kv260-vitisをビルドしたらエラーになった[kv260-vitis make xsa build error rdiargs.sh 309 line]

ZYNQ

rdiargs.sh 309 line KriaのSmartCamera用のプラットフォームのビルドをしようと思ったが、rdiargs.sh...

2021/07/23

Kriaのpetalinuxをビルドする [Vivado 2021.1]

ZYNQ

Kria用にpetalinuxをビルドして動作させてみた。以下のサイトを参考にした。 https://xilinx.github.io/kr...

2021/07/17

Kriaを入手した！Getting Startedをやってみた

ZYNQ

Kriaを入手しました。まずは、XilinxのページにあるGetting Startedをそのまま実行しました。 https://www.x...

2021/05/30

8×8の画像をDCTする[pixel image processing dct]

FPGA VERILOG ZYNQ

FPGAで、DCTの演算を行う。DCTは、画像の圧縮(サイズを小さくする）ために使用されることが多い。例えば、MPEGやAVC、HEVCで使...

2021/05/29

8×8の画像をverilogで処理する[pixel image processing]

FPGA VERILOG ZYNQ

FPGAで、8×8の画像処理を実施する。以下のような画像を処理する。処理の流れは、以下のような感じだ。デバイスは、Zynqで、...

2021/04/24

How to add custom ip in vivado

FPGA VERILOG ZYNQ

自作のIPを作る手順をまとめておく。XilinxのVivadoのマニュアルを読めば良いと思うが、マニュアルが多くて、いろいろ読む気しない。。...

2021/04/24

System Verilog in vivado block design

FPGA VERILOG ZYNQ

System Verilogで書いたコードを、Vivadoのblock Designに追加しようと思ったら、追加できなかった。 system...

2021/04/23

Debug Verilog in vivado and vitis

FPGA HARDWARE VERILOG ZYNQ

ultra96を使って、VerilogのDebugをしているのだが、Debug方法は、たぶん、間違っていると思う。。。。けど、blogに残し...

2021/04/22

How to use bram in vivado

FPGA VERILOG ZYNQ

ZynqのCPUから、Block Ramを使用したことがあったが、Verilogから、Block Ramを利用したことがなかった気がしたので...