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VERILOG

2021/06/06

verilogで、桁数からbitmask値を作る [make bitmask in verilog]

xegxefによるPixabayからの画像

桁数が決まっていて、その桁に対するbitmaskを作成するプログラムをverilogで作った。パラメータの説明だ。 val 桁数 out_...

2021/06/06

floor(log2)をverilogで実装した[floor log2 in verilog]

いろいろ疑問はあるのですが。。。。とりあえず、log2のfloorをverilogで実装しました。C言語で記述すると、これをverilog...

2021/05/30

8×8の画像をDCTする[pixel image processing dct]

FPGA VERILOG ZYNQ

FPGAで、DCTの演算を行う。DCTは、画像の圧縮(サイズを小さくする）ために使用されることが多い。例えば、MPEGやAVC、HEVCで使...

2021/05/29

8×8の画像をverilogで処理する[pixel image processing]

FPGA VERILOG ZYNQ

FPGAで、8×8の画像処理を実施する。以下のような画像を処理する。処理の流れは、以下のような感じだ。デバイスは、Zynqで、...

2021/05/22

Start Verilator

Verilatorを始めてみた。以下のサイトを参考にしました。一番のメリットは、テストがC言語で記載ができることだと思った。もともとVe...

2021/04/24

How to add custom ip in vivado

FPGA VERILOG ZYNQ

自作のIPを作る手順をまとめておく。XilinxのVivadoのマニュアルを読めば良いと思うが、マニュアルが多くて、いろいろ読む気しない。。...

2021/04/24

System Verilog in vivado block design

FPGA VERILOG ZYNQ

System Verilogで書いたコードを、Vivadoのblock Designに追加しようと思ったら、追加できなかった。 system...

2021/04/23

Debug Verilog in vivado and vitis

FPGA HARDWARE VERILOG ZYNQ

ultra96を使って、VerilogのDebugをしているのだが、Debug方法は、たぶん、間違っていると思う。。。。けど、blogに残し...

2021/04/22

How to use bram in vivado

FPGA VERILOG ZYNQ

ZynqのCPUから、Block Ramを使用したことがあったが、Verilogから、Block Ramを利用したことがなかった気がしたので...

2021/03/25

Two-dimesional array in system verilog and generate multiple instance

2次元配列を用意して、その配列を引数にして、インスタンスを生成します。配列を引数に持つ複数生成される回路複数生成される回路は、配列を入力...