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FPGA

2021/07/15

fatal error in vivado 2021.1 install

FPGA

rdi_0134_2021.1_0610_2318.xzが解凍できないみたい。...

2021/05/30

8×8の画像をDCTする[pixel image processing dct]

FPGA VERILOG ZYNQ

FPGAで、DCTの演算を行う。DCTは、画像の圧縮(サイズを小さくする）ために使用されることが多い。例えば、MPEGやAVC、HEVCで使...

2021/05/29

8×8の画像をverilogで処理する[pixel image processing]

FPGA VERILOG ZYNQ

FPGAで、8×8の画像処理を実施する。以下のような画像を処理する。処理の流れは、以下のような感じだ。デバイスは、Zynqで、...

2021/04/24

How to add custom ip in vivado

FPGA VERILOG ZYNQ

自作のIPを作る手順をまとめておく。XilinxのVivadoのマニュアルを読めば良いと思うが、マニュアルが多くて、いろいろ読む気しない。。...

2021/04/24

System Verilog in vivado block design

FPGA VERILOG ZYNQ

System Verilogで書いたコードを、Vivadoのblock Designに追加しようと思ったら、追加できなかった。 system...

2021/04/23

Debug Verilog in vivado and vitis

FPGA HARDWARE VERILOG ZYNQ

ultra96を使って、VerilogのDebugをしているのだが、Debug方法は、たぶん、間違っていると思う。。。。けど、blogに残し...

2021/04/22

How to use bram in vivado

FPGA VERILOG ZYNQ

ZynqのCPUから、Block Ramを使用したことがあったが、Verilogから、Block Ramを利用したことがなかった気がしたので...

2021/03/13

Array in system verilog

FPGA

system Verilogで、配列を使ってみる。入力側パラメータの定義として、配列を用意する。8bitのデータを8個分用意する。 al...

2021/01/20

Analyze pci express zynq pl

FPGA HARDWARE

前回の続きで、zcu106のPCI ExpressのTRDを見て行こうと思う。最初に、PCI Expressの規格を調べてみよう。と言っても...

2021/01/14

build trd zcu106 pcie express in vivado

FPGA HARDWARE ZYNQ

PCIEの勉強のために、zcu106のTarget Reference Design(TRD)のPCIEのモデルをビルドする。TRDは、以下...