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FPGA

2021/04/24

How to add custom ip in vivado

FPGA VERILOG ZYNQ

自作のIPを作る手順をまとめておく。XilinxのVivadoのマニュアルを読めば良いと思うが、マニュアルが多くて、いろいろ読む気しない。。...

2021/04/24

System Verilog in vivado block design

FPGA VERILOG ZYNQ

System Verilogで書いたコードを、Vivadoのblock Designに追加しようと思ったら、追加できなかった。 system...

2021/04/23

Debug Verilog in vivado and vitis

FPGA HARDWARE VERILOG ZYNQ

ultra96を使って、VerilogのDebugをしているのだが、Debug方法は、たぶん、間違っていると思う。。。。けど、blogに残し...

2021/04/22

How to use bram in vivado

FPGA VERILOG ZYNQ

ZynqのCPUから、Block Ramを使用したことがあったが、Verilogから、Block Ramを利用したことがなかった気がしたので...

2021/03/13

Array in system verilog

FPGA

system Verilogで、配列を使ってみる。入力側パラメータの定義として、配列を用意する。8bitのデータを8個分用意する。 al...

2021/01/20

Analyze pci express zynq pl

FPGA HARDWARE

前回の続きで、zcu106のPCI ExpressのTRDを見て行こうと思う。最初に、PCI Expressの規格を調べてみよう。と言っても...

2021/01/14

build trd zcu106 pcie express in vivado

FPGA HARDWARE ZYNQ

PCIEの勉強のために、zcu106のTarget Reference Design(TRD)のPCIEのモデルをビルドする。TRDは、以下...

2020/12/26

install petalinux 2020.2

FPGA SOFTWARE ZYNQ

次に、petalinux 2020.2をインストールしておく。 2020.1と同じ方法でインストールできた。...

2020/12/26

install vitis 2020.2 in Ubuntu

FPGA ZYNQ

インストールするために、Xilinxのインストラーをダウンロードする。 https://japan.xilinx.com/support/d...

2020/11/04

Example AXI Verification IP and control ready

FPGA

今回は、AXI Verification IPのREADYを制御する方法について記載する。 blogを書くにあたって、以下のサイトを参考にさ...