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2021/04/23

Debug Verilog in vivado and vitis

FPGA   HARDWARE   VERILOG   ZYNQ   

ultra96を使って、VerilogのDebugをしているのだが、Debug方法は、たぶん、間違っていると思う。。。。けど、blogに残しておく。やりたいのは、Verilogのデバッグ。もっといい方法があれば、教えてほしいです!!

事前準備

  1. 実機(ultra96)の電源をONする
  2. Vivadoを立ち上げて、Open Hardware Managerを起動する。
  3. Auto Connectで、ultra96と接続する
  4. 度、Ultra96の電源をOffする

デバック

  1. 実機(ultra96)の電源を入れる
  2. Vivadoで、Program Flashする
  3. Vitisで、Run As Launch Hardwareする
  4. Vitisでソフトウェアが起動したら、Vivadoで、Reflesh Deviceをする。これをすると、hw_ilaが起動する。
  5. Triggerをスタートさせる。
  6. Triggerがかかるのを待つ。

3でVitisでソフトウェアを起動してから、5までは20秒ぐらいかかるので、3で起動するソフトウェアは、最初20秒ぐらい何もしないプログラムを用意している。

ソフトウェア不要で、Verilogに起動をかけるようにすればいいのかも。。。。vioだっけ?そういうを使えばよいのだろうか。。。。

Vitisで、ソフトウェアを起動した時に、リセットしないように、Run As Run Configurationで、Target SetupのReset entire systemのチェックを外している。

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